Ketika sebuah rancangan rangkaian diimplementasikan ke dalam FPGA, entah itu menggunakan metode schematic atau metode HDL, hendaknya perlu diuji agar kita dapat mengetahui hasil/output dari rangkaian tersebut. Proses pengujian rancangan rangkaian ini sering disebut proses simulasi. Melalui proses simulasi, kita dapat mengetahui apakah hasil rancangan rangkaian yang sudah dibuat sudah sesuai dan memenuhi tujuan yang diinginkan atau belum. Proses ini biasanya dilakukan sebelum rancangan rangkaian diimplementasikan ke dalam FPGA. Jadi urutan sebagai berikut:
-
Pembuatan rancangan rangkaian (Metode schematic atau metode HDL).
-
Proses simulasi rancangan rangkaian.
-
Implementasi ke dalam FPGA.
Nantinya, proses simulasi berfungsi untuk mengetahui sekaligus mengecek apakah rancangan rangkaian yang telah dibuat mampu berjalan dengan baik atau tidak. Selain itu, lewat proses simulasi dapat diketahui bagaimana output dari rancangan rangkaian tadi. Selanjutnya, proses simulasi membutuhkan suatu bentuk stimulus/pemicu. Stimulus ini akan bertindak sebagai input awal bagi rancangan rangkaian yang hendak diuji. Kemudian, setelah diberikan stimulus maka rancangan rangkaian tersebut dapat diketahui bagaimana hasil outputnya. Keseluruhan proses simulasi ini dilakukan dengan bantuan perangkat lunak (software) yang ada.
Pada umumnya, proses simulasi terbagi atas 2 bentuk yakni:
-
Bentuk testbench.
-
Bentuk timing diagram.
Timing Diagram
Proses simulasi dapat diketahui dengan membuat gambar timing diagram. Dengan menggunakan gambar timing diagram, dapat dilihat mengenai kondisi input, output serta hal-hal lain yang terkait. Bentuk timing diagram ini dibuat berdasarkan satuan waktu.Pada mulanya, untuk membuat timing diagram ini diperlukan stimulus untuk menentukan kondisi input awal. Selanjutnya, software simulator akan melakukan simulai guna menghasilkan kondisi output sesuai dengan kondisi input tadi.
Cara ini merupakan cara yang sederhana dan mudah dilakukan, apalagi bagi para pegguna awal FPGA, bila dibandingkan dengan bentuk testbench. Hal ini disebabkan karena tampilan timing diagram yang berupa gambar sehingga memudahkan siapa saja untuk mengamati, menganalisa, dan menjelaskan proses simulasi.
Gambar Bentuk Simulasi dengan Timing Diagram
Testbench
Selain cara pertama, dikenal pula bentuk simulasi yang lain yaitu testbench. Testbench adalah proses pengujian suatu rancangan rangkaian. Dalam proses perancangan rangkaian, testbench akan menguji design rangkaian apakah sudah sesuai atau belum. Testbench ini dilakukan dengan menggunaan file HDL (berbentuk kode, baik VHDL maupun Verilog). Sehingga berbeda dengan bentuk diagram yang menggunakan gambar sebagai tampilannya, testbench menggunakan kode-kode tulisan sebagai tampilannya. Berikut contoh testbench :
Hasil dari testbench sebagai berikut :
Testbench biasanya ditulis dengan kode bahasa VHDL maupun Verilog. Bentuk testbench ini terbilang lebih sukar dibandingkan dengan bentuk timing diagram. Hal ini disebabkan karena untuk melakukan testbench, diperlukan kemampuan untuk menulis dan mengerti kode-kode VHDL maupun verilog. Sehingga bentuk testbench pada umumnya sering dipakai oleh pengguna FPGA tingkat mahir.
HDL simulator
Sebuah testbench biasanya dijalankan menggunakan “simulator HDL”, yakni berupa perangkat lunak (software). Software ini biasanya dijual secara terpisah dengan paket penjualan FPGA. Namun, ada juga beberapa software simulator HDL yang dibagi secara gratis. Sayangnya, software jenis ini biasanya bersifat trial saja. Beberapa diantaranya sebagai berikut :
- The free Icarus Verilog simulator (PC Linux and Windows)
- Pragmatic’s free Cver GPL Verilog simulator (PC Linux, Sparc Solaris and Apple Mac OS X)
- The FreeHDL GPL VHDL simulator (PC Linux)
- The VHDL Simili VHDL simulator (gratis untuk tiap individu)
- The GHDL VHDL simulator
- A list of free and commercial Verilog tools
http://www.fpga4fun.com/FPGAsoftware4.html