Mengenal VHDL

Tulisan ini akan mengulas sekelumit tentang kode yang sering digunakan di dalam FPGA. Kode tersebut adalah VHDL (Very high speed integrated Hardwere Description Language). Tulisan ini dan beberapa tulisan mendatang akan membahas konsep penting dalam VHDL serta aturan penulisan (syntax) kode tersebut. Konsep serta syntax banyak diperlukan untuk mengerti bagaimana rancangan VHDL sebagai bagian dari pemrograman FPGA. Dalam kebanyakan kasus, keputusan memilih dan menggunakan kode VHDL daripada kode Verilog atau SystemC, sangat tergantung pada pilihan perancang itu sendiri dan lebih kepada ketersediaan software pendukung serta kebutuhan perusahaan.

Lebih dari satu dekade, terjadi perdebatan panjang yang tek berkesudahan diantara komunitas pengguna VHDL dengan Verilog. Mereka berdebat mengenai kode mana yang terbaik untuk digunakan dan kode apa yang lebih lengkap dalam hal aturan penulisannya. Memang diantara kedua kode tersebut memiliki perbedaan yang cukup signifikan. Namun secara filosofi konsep, perbedaan dasar dari VHDL dengan Verilog adalah mengenai konteks dari kedua bahasa itu sendiri. Verilog berasal dari tradisi “bottom-up” yang telah sering digunakan dalam industri IC dalam hal rancangan dasar IC. Sedangkan kode VHDL dikembangkan lebih kepada persepektif “top-down”. Tentu saja, banyak perbedaan umum dan luas dalam konteks saat ini. Namun, secara jelas dan nyata, perbedaannya dapat terlihat pada syntax dasar dan metode dari kedua kode tersebut.

Selanjutnya, tanpa menurunkan kualitas tulisan dengan membahas perbedaan diantara VHDL dan Verilog, satu hal penting tentang keunggulan VHDL adalah kemampuannya untuk menggunakan gabungan level dari model yang memiliki arsitektur yang berbeda seperti ditunjukkan sebagai berikut :

Model VHDL dengan Arsitektur yang Berbeda

Hal tersebut memang bukanlah keunikan atau ciri khas VHDL. Namun, pada kenyataannya kode Verilog juga memiliki konsep sama walaupun hanya terdapat dalam sebuah “module”. Meskipun demikian, keungulan itu secara eksplisit didefinisikan dalam VHDL dan secara  praktis digunakan bersama oleh rancangan multi-level dalam VHDL. Pembagian sebuah model ke dalam beberapa bagian juga merupakan keuggulan lain dari VHDL. Misalnya, bagian interface (dalam VHDL dikenal sebagai “entity’) dan bagian kelakuan atau behaviour (dalam VHDL dikenal sebagai “architecture”). Bagian-bagian tersebut adalah pendekatan praktis yang luar biasa untuk bentuk model yang memiliki multiple behaviour dalam sebuah interface. Selain itu bentuk model tersebut memungkinkan terjadi  pertukaran dan implementasi multiple secara terus menerus. Hal inilah salah satu pembeda VHDL dengan Verilog.

Selanjutnya, tulisan mendatang akan menggambarkan beberapa kunci penting dari VHDL, yang akan dimulai dari definisi dari sebuah model dasar menggunakan entities dan architecture,  membahas pentingnya tipe-tipe variabel, review terhadap metode bersama encapsulation, sekuensial, dan kelakuan (behaviour). Bagian terakhir akan memberikan pengenalan dasar terhadap jenis-jenis data yang dibutuhkan dalam VHDL.

Referensi : A VHDL Primer: The Essentials, Design Recipes for FPGA by Peter Wilson, published by Newness Publications