Di tag: VHDL

Tipe Data dalam VHDL

Untuk menuliskan kode VHDL secara efisien, sangatlah penting untuk mengetahui tipe-tipe data yang diperbolehkan, bagaimana, serta kapan penggunaannya. Artikel berikut dan beberapa artikel mendatang akan membahas tipe-tipe data apa saja yang terdapat dalam kode...

Prosedur dalam VHDL

Jika tulisan sebelumnya telah membahas function, component, dan packages sebagai bagian dari berkas yang nantinya dapat disimpan dalam library, maka tulisan berikut akan membahas bagian selanjutnya, yakni PROCEDURES. Sebuah procedures hampir mirip dengan sebuah...

FUNCTION dalam VHDL

FUNCTION dan PROCEDURES seringkali dikategorikan sebagai sebuah subprogram. Bila dilihat dari bentuknya, baik function maupun procedures hampir mirip dengan PROCESS. Persamaan ketiganya adalah merupakan potongan kode VHDL dan juga ketiganya mengandung beberapa pernyataan sekuensial...

Component

Sebagai lanjutan tulisan sebelumnya, berikut akan dijelaskan mengenai component. Sebuah component merupakan salah satu cara pembuatan berkas dalam rancangan bertingkat dalam VHDL. Selain component, dikenal juga istilah packages, function, dan procedures.  Berkas-berkas tersebut akan...

Hierarchial Design

Pada tulisan terdahulu telah banyak membahas sedikit banyak mengenai dasar-dasar serta teknik penulisan kode dalam VHDL. Beberapa diantaranya adalah entity, architcture, basic type variables and operator, decisions, loops, dsb. Artikel kali ini akan membahas...

LOOPS

For Selain algoritma percabangan, di dalam VHDL juga dikenal algoritma lain yaitu pengulangan. Pengulangan digunakan untuk menjalankan satu atau beberapa pernyatan sebanyak beberapa kali. Dengan kata lain, pengulangan dapat digunakan untuk menjalankan beberapa pernyataan...

Decisions

If-then-else Di dalam VHDL dikenal sebuah elemen algoritma yang sederhana yaitu percabangan. Pernyataan (statement) percabangan memungkinkan suatu pernyataan dieksekusi hanya jika kondisi terpenuhi atau tidak terpenuhi. Salah satu bentuk percabangan dapat menggunakan pernyataan “if”....

Basic Variable Types and Operators

Constants Dalam sebuah simulasi, ada sebuah nilai yang perlu diatur sedemikan rupa agar nilai tersebut tidak berubah atau tetap. Jenis nilai yang bersifat tetap demikan dinamakan sebagai constant. Constant ini sering digunakan untuk memberikan...

Process: Basic Functional Unit in VHDL

Pada tulisan sebelumnya, telah dibahas apa yang dinamakan entity dan architecture dalam konteks VHDL. Tulisan kali ini masih merupakan lanjutan tulisan sebelumnya, yakni membahas elemen-elemen di dalam VHDL. Untuk kali ini yang akan dibahas...

Architecture: Watak sebuah Rancangan

Definisi Jika sebuah entity digambarkan sebagai sebuah interface serta parameter sebagai bagian dari sebuah model, maka architecture akan menggambarkannya sebagai watak(behaviour) dari model tersebut. Maksudnya, entity secara umum menggambarkan keseluruhan kerangka model. Sedangkan architecture...

Mengenal VHDL (bagian 2)

Artikel ini merupakan kelanjutan dari artikel sebelumnya, “Mengenal VHDL”. Untuk kali ini, tulisan ini akan membahas sekelumit tentang satu kesatuan atau yang lebih dikenal dengan entity. Entity ini merupakan salah satu contoh bentuk satu...

Mengenal VHDL

Tulisan ini akan mengulas sekelumit tentang kode yang sering digunakan di dalam FPGA. Kode tersebut adalah VHDL (Very high speed integrated Hardwere Description Language). Tulisan ini dan beberapa tulisan mendatang akan membahas konsep penting...