Artikel dengan tag : VHDL
Tipe Data dalam VHDL
Untuk menuliskan kode VHDL secara efisien, sangatlah penting untuk mengetahui tipe-tipe data yang diperbolehkan, bagaimana, serta kapan penggunaannya. Artikel berikut dan beberapa artikel mendatang akan membahas tipe-tipe data apa saja yang terdapat dalam kode VHDL.
Tipe Data Standar
Kode VHDL mengandung sederetan tipe-tipe data yang telah ditentukan melalui aturan standar IEEE 1076 dan IEEE 1164. Untuk lebih [...]
PROCEDURES dalam VHDL
Jika tulisan sebelumnya telah membahas function, component, dan packages sebagai bagian dari berkas yang nantinya dapat disimpan dalam library, maka tulisan berikut akan membahas bagian selanjutnya, yakni PROCEDURES. Sebuah procedures hampir mirip dengan sebuah function karena memiliki fungsi yang sama. Perbedaannya, sebuah procedures mampu mengembalikan lebih dari satu nilai sedangkan function hanya 1 saja. Layaknya [...]
FUNCTION dalam VHDL
FUNCTION dan PROCEDURES seringkali dikategorikan sebagai sebuah subprogram. Bila dilihat dari bentuknya, baik function maupun procedures hampir mirip dengan PROCESS. Persamaan ketiganya adalah merupakan potongan kode VHDL dan juga ketiganya mengandung beberapa pernyataan sekuensial (misal if, case, loop). Walaupun sepintas hampir mirip, procedures dan function memiliki perbedaan dengan process. Sebuah process pada umumnya digunakan [...]
Component
Sebagai lanjutan tulisan sebelumnya, berikut akan dijelaskan mengenai component. Sebuah component merupakan salah satu cara pembuatan berkas dalam rancangan bertingkat dalam VHDL. Selain component, dikenal juga istilah packages, function, dan procedures. Berkas-berkas tersebut akan ditempatkan dalam library agar nantinya kode-kode yang terdapat pada berkas tersebut dapat digunakan lagi oleh rancangan lain.
Definisi dari component yaitu [...]
Hierarchial Design
Pada tulisan terdahulu telah banyak membahas sedikit banyak mengenai dasar-dasar serta teknik penulisan kode dalam VHDL. Beberapa diantaranya adalah entity, architcture, basic type variables and operator, decisions, loops, dsb. Artikel kali ini akan membahas sesuatu yang baru yang masih terkait dengan VHDL yaitu membahas mengenai bagaimana membuat sebuah berkas kode secara sederhana. Nantinya berkas [...]
LOOPS
For
Selain algoritma percabangan, di dalam VHDL juga dikenal algoritma lain yaitu pengulangan. Pengulangan digunakan untuk menjalankan satu atau beberapa pernyatan sebanyak beberapa kali. Dengan kata lain, pengulangan dapat digunakan untuk menjalankan beberapa pernyataan hanya dengan menuliskan pernyataan tersebut satu kali saja. Untuk VHDL, algoritma pengulangan yang sering dipakai adalah pernyataan “for”. Aturan dasar untuk pernyataan [...]
Decisions
If-then-else
Di dalam VHDL dikenal sebuah elemen algoritma yang sederhana yaitu percabangan. Pernyataan (statement) percabangan memungkinkan suatu pernyataan dieksekusi hanya jika kondisi terpenuhi atau tidak terpenuhi. Salah satu bentuk percabangan dapat menggunakan pernyataan “if”. Contohnya sebagai berikut:
if (condition) then
… statements
end if;
Dalam contoh di atas, pernyataan (condition) menggunakan ekspresi boolean. Misalnya berbentuk a>b, a<b atau a=b. Sekedar [...]
Basic Variable Types and Operators
Constants
Dalam sebuah simulasi, ada sebuah nilai yang perlu diatur sedemikan rupa agar nilai tersebut tidak berubah atau tetap. Jenis nilai yang bersifat tetap demikan dinamakan sebagai constant. Constant ini sering digunakan untuk memberikan nilai awal dalam sebuah parameter. Selain itu, constant juga digunakan sebagai perbandingan untuk nilai-nilai yang terdapat pada sejumlah register. Sebuah constant dapat [...]
Process: Basic Functional Unit in VHDL
Pada tulisan sebelumnya, telah dibahas apa yang dinamakan entity dan architecture dalam konteks VHDL. Tulisan kali ini masih merupakan lanjutan tulisan sebelumnya, yakni membahas elemen-elemen di dalam VHDL. Untuk kali ini yang akan dibahas adalah PROCESS. Apa yang disebut process adalah sebuah mekanisme atau cara untuk mengesekusi susunan pernyataan (statement) dengan urutan yang terstruktur. Pernyataan [...]
Architecture: Watak sebuah Rancangan
Definisi
Jika sebuah entity digambarkan sebagai sebuah interface serta parameter sebagai bagian dari sebuah model, maka architecture akan menggambarkannya sebagai watak(behaviour) dari model tersebut. Maksudnya, entity secara umum menggambarkan keseluruhan kerangka model. Sedangkan architecture akan menggambarkan watak dari model tersebut. Misalnya,
entity multiplexor is
port (I1, I2, E,S : in std_logic;
o : out std_logic);
end Multiplexor;
// Listing [...]
