Tags : MCS-51VHDL8051AlteraTeknologiMikroprosesorProgrammablechipPLCrobotPemrogramanMikrokontrolerFPGA
Home » FPGA » LOOPS

LOOPS

Oleh , 24 Juli 2009.

imagesFor

Selain algoritma percabangan, di dalam VHDL juga dikenal algoritma lain yaitu pengulangan. Pengulangan digunakan untuk menjalankan satu atau beberapa pernyatan sebanyak beberapa kali. Dengan kata lain, pengulangan dapat digunakan untuk menjalankan beberapa pernyataan hanya dengan menuliskan pernyataan tersebut satu kali saja. Untuk VHDL, algoritma pengulangan yang sering dipakai adalah pernyataan “for”. Aturan dasar untuk pernyataan “for” sebagai berikut:

for loopvar in start to finish loop

… loop statements

end loop;

Selanjutnya, algoritma pengulangan juga dapat digunakan untuk mencacah turun kemudian kembali lagi ke awal. Penulisannya sebagai berikut :

for loopvar in start downto finish loop

… loop statements

end loop;

Bentuk pengulangan dapat dijadikan satu dengan susunan nilai bit demi bit. Misalnya sebagai berikut :

signal a : std_logic_vector(7 downto 0);

for i in 0 to 7 loop

a(i) <= ‘1’;

end loop;

Exit

Perintah “exit” mengijinkan bentuk pengulangan “for” untuk diselesaikan secara lengkap dan utuh. Perintah ini digunakan ketika sebuah kondisi dicapai dan pengulangan sudah tidak diperlukan lagi. Syntax untuk perintah “exit” ditunjukkan sebagai berikut :

for i in 0 to 7 loop

if ( i = 4 ) then

exit;

endif;

endloop;

Next

Sedangkan perintah “next” mengijinkan pengulangan untuk diselesaikan bila ada kondisi yang telah terpenuhi. Hal ini sedikit berbeda dengan perintah “exit” yang digunakan untuk menyelesaikan pengulangan saat semua kondisi terpenuhi. Perintah “next” dapat menghentikan pengulangan walaupun secara umum, kondisi yang diharapkan belum terpenuhi. Kemudian, pengulangan akan dilanjutkan kepada pengulangan yang lain. Hal ini sangat bermanfaat ketika sebuah kondisi telah tercapai dan pengulangan sudah tidak lagi dibutuhkan. Contoh pengulangan untuk perintah “next” ditunjukkan berikut :

for i in 0 to 7 loop

if ( i = 4 ) then

next;

endif;

endloop;

Demikian artikel mengenai algoritma pengulangan yang terdapat dalam VHDL.

Referensi : A VHDL Primer: The Essentials, Design Recipes for FPGA by Peter Wilson, published by Newness Publications

· kirim komentar

Komentar

Tambahkan komentar anda di bawah, atau trackback dari situs anda. Berlangganan komentar ini melalui RSS.

Silahkan berdiskusi yang padat dan berisi. Tetap pada topik. Dilarang spam.