FPGA
Hierarchial Design
Pada tulisan terdahulu telah banyak membahas sedikit banyak mengenai dasar-dasar serta teknik penulisan kode dalam VHDL. Beberapa diantaranya adalah entity, architcture, basic type variables and operator, decisions, loops, dsb. Artikel kali ini akan membahas sesuatu yang baru yang masih terkait dengan VHDL yaitu membahas mengenai bagaimana membuat sebuah berkas kode secara sederhana. Nantinya berkas [...]
LOOPS
For
Selain algoritma percabangan, di dalam VHDL juga dikenal algoritma lain yaitu pengulangan. Pengulangan digunakan untuk menjalankan satu atau beberapa pernyatan sebanyak beberapa kali. Dengan kata lain, pengulangan dapat digunakan untuk menjalankan beberapa pernyataan hanya dengan menuliskan pernyataan tersebut satu kali saja. Untuk VHDL, algoritma pengulangan yang sering dipakai adalah pernyataan “for”. Aturan dasar untuk pernyataan [...]
Decisions
If-then-else
Di dalam VHDL dikenal sebuah elemen algoritma yang sederhana yaitu percabangan. Pernyataan (statement) percabangan memungkinkan suatu pernyataan dieksekusi hanya jika kondisi terpenuhi atau tidak terpenuhi. Salah satu bentuk percabangan dapat menggunakan pernyataan “if”. Contohnya sebagai berikut:
if (condition) then
… statements
end if;
Dalam contoh di atas, pernyataan (condition) menggunakan ekspresi boolean. Misalnya berbentuk a>b, a<b atau a=b. Sekedar [...]
Basic Variable Types and Operators
Constants
Dalam sebuah simulasi, ada sebuah nilai yang perlu diatur sedemikan rupa agar nilai tersebut tidak berubah atau tetap. Jenis nilai yang bersifat tetap demikan dinamakan sebagai constant. Constant ini sering digunakan untuk memberikan nilai awal dalam sebuah parameter. Selain itu, constant juga digunakan sebagai perbandingan untuk nilai-nilai yang terdapat pada sejumlah register. Sebuah constant dapat [...]
Process: Basic Functional Unit in VHDL
Pada tulisan sebelumnya, telah dibahas apa yang dinamakan entity dan architecture dalam konteks VHDL. Tulisan kali ini masih merupakan lanjutan tulisan sebelumnya, yakni membahas elemen-elemen di dalam VHDL. Untuk kali ini yang akan dibahas adalah PROCESS. Apa yang disebut process adalah sebuah mekanisme atau cara untuk mengesekusi susunan pernyataan (statement) dengan urutan yang terstruktur. Pernyataan [...]
Architecture: Watak sebuah Rancangan
Definisi
Jika sebuah entity digambarkan sebagai sebuah interface serta parameter sebagai bagian dari sebuah model, maka architecture akan menggambarkannya sebagai watak(behaviour) dari model tersebut. Maksudnya, entity secara umum menggambarkan keseluruhan kerangka model. Sedangkan architecture akan menggambarkan watak dari model tersebut. Misalnya,
entity multiplexor is
port (I1, I2, E,S : in std_logic;
o : out std_logic);
end Multiplexor;
// Listing [...]
Mengenal VHDL (bagian 2)
Artikel ini merupakan kelanjutan dari artikel sebelumnya, “Mengenal VHDL”. Untuk kali ini, tulisan ini akan membahas sekelumit tentang satu kesatuan atau yang lebih dikenal dengan entity. Entity ini merupakan salah satu contoh bentuk satu kesatuan dan terpisah dengan bagian yang lain. Untuk selengkapnya, beberapa uraian berikut akan menjelaskan tentang entity serta hal-hal yang terkait di [...]
Mengenal VHDL
Tulisan ini akan mengulas sekelumit tentang kode yang sering digunakan di dalam FPGA. Kode tersebut adalah VHDL (Very high speed integrated Hardwere Description Language). Tulisan ini dan beberapa tulisan mendatang akan membahas konsep penting dalam VHDL serta aturan penulisan (syntax) kode tersebut. Konsep serta syntax banyak diperlukan untuk mengerti bagaimana rancangan VHDL sebagai bagian [...]
Synthesis and Place-and-Route
Sebuah software FPGA pada dasarnya memiliki fungsi untuk menggabungkan, menempatkan, dan menghubungkan keseluruhan rancangan rangkaian yang dibuat. Seluruh proses di atas secara sederhana dapat dijelaskan sebagai berikut :
Synthesis
Synthesis di sini berarti merangkai dan menggabungkan rancangan rangkaian (baik yang dibuat dengan metode schematic maupun HDL) yang ada dan setelah itu akan dibuat sebuah “ netlist”. Sebuah [...]
Simulasi FPGA
Ketika sebuah rancangan rangkaian diimplementasikan ke dalam FPGA, entah itu menggunakan metode schematic atau metode HDL, hendaknya perlu diuji agar kita dapat mengetahui hasil/output dari rangkaian tersebut. Proses pengujian rancangan rangkaian ini sering disebut proses simulasi. Melalui proses simulasi, kita dapat mengetahui apakah hasil rancangan rangkaian yang sudah dibuat sudah sesuai dan memenuhi tujuan yang [...]
