Tags : MikrokontrolerProgrammablechipAlteraFPGAPLCVHDL8051MCS-51TeknologirobotMikroprosesorPemrograman
Home » FPGA » Architecture: Watak sebuah Rancangan

Architecture: Watak sebuah Rancangan

Oleh , 9 Juli 2009.

cartoonteacherDefinisi

Jika sebuah entity digambarkan sebagai sebuah interface serta parameter sebagai bagian dari sebuah model, maka architecture akan menggambarkannya sebagai watak(behaviour) dari model tersebut. Maksudnya, entity secara umum menggambarkan keseluruhan kerangka model. Sedangkan architecture akan menggambarkan watak dari model tersebut. Misalnya,

entity multiplexor is

port (I1, I2, E,S : in std_logic;

o : out std_logic);

end Multiplexor;

// Listing di atas menggambarkan sebuah entity bernama multiplexor yang memiliki 4 input dan 1 output.


architecture RTL of multiplexor is

begin

process

begin

o <= (I1 and S and E) or (I2 and not(S) and E);

end process;

end RTL;

// Listing di atas menggambarkan watak architecture.  Dari listing di atas, digambarkan bahwa sifat atau watak output entity multiplexor ditentukan oleh output dari I1, S, dan E.

Hingga saat ini dikenal beberapa tipe dari architecture VHDL. Selain itu, VHDL juga memperbolehkan adanya architecture yang berbeda dalam sebuah entity yang sama. Artinya sebuah entity boleh memiliki architecture lebih dari satu walaupun sifat atau wataknya tersebut berbeda satu sama lain. Akibatnya, hal tersebut menjadikan sebuah bentuk yang ideal untuk mengembangkan watak, Register Transfer Level (RTL), serta architecture pada level gerbang. Selanjutnya, semuanya itu dapat dijadikan satu ke dalam sebuah rancangan dan dapat diuji coba menggunakan test bench yang sama.

Seperti digambarkan pada listing pertama, pendekatan dasar untuk menggambarkan sebuah architecture sebagai berikut :

architecture behaviour of test is

..architecture declarations

begin

…architecture contents

end architecture behaviour;

atau

architecture behaviour of test is

..architecture declarations

begin

…architecture contents

end behaviour;

Bagian Pendeklarasian Architecture

Setelah digambarkan bagaimana pendeklarasian dari sebuah nama architecture, selanjutnya beberapa sinyal atau variabel harus dideklarasikan. Pendeklarasian ini dilakukan sebelum memulai membuat statement. Seperti contoh, jika terdapat 2 sinyal pada sebuah architecture (misal, sig1 dan sig2), maka keduanya dapat dideklarasikan dalam sebuah model sebagai berikut:

architecture behaviour of test is

signal sig1, sig2 : bit;

begin

// watak dari architecture bernama test yang memiliki sinyal 1 dan sinyal 2 (keduanya bertipe bit);

Nantinya kedua sinyal tersebut akan digunakan dalam sebuah bagian statement di bagian isi dari model yang hendak digunakan.

Bagian Pernyataan Architecture

Architecture dalam VHDL dapat memiliki variasi dari sebuah struktur untuk mencapai fungsi yang berbeda satu sama lain. Selanjutnya, output yang ingin diinginkan dapat dibuat dengan menggabungkan sinyal-sinyal atau variabel yang ada. Misalnya :

out1 <= in1 and in2 after 10 ns;

out1 <= in1 or in2 after 10 ns;

//Dua buah output dapat dibuat dengan input yang sama. Output 1 ditentukan dengan meng AND kan input 1 dengan input 2. Sedangkan output 2 ditentukan dengan meng OR kan input 1 dan input 2.

Sedikit catatan untuk rancangan sederhana, penggunaan “after 10 ns” bukanlah suatu patokan yang umum. Dalam kenyataannya, hanya ada satu cara untuk memastikan rancangan yang dibuat adalah benar yaitu dengan membuat rancangan tersebut sinkron atau mengacuhkan waktu tunda (delay). Seperti yang diketahui, rancangan dari gabungan VHDL akan menghasilkan tambahan waktu tunda (delay). Selain faktor gabunganVHDL, banyaknya gerbang yang digunakan juga akan mempengaruhi waktu tunda rancangan(delay) tersebut. Akibatnya banyak delay yang terjadi maka akan menyebabkan terjadinya glitch atau hazard.

Secara keseluruhan, contoh dari sebuah architecture dituliskan  di bawah ini :

architecture behavioural of test is

signal int1, int2 : bit;

begin

int1 <= in1 and in2;

int2 <= in3 or in4;

out1 <= int1 xor int2;

end architecture behavioural;

Demikian tulisan singkat mengenai architecture dalam VHDL. Tulisan mendatang akan membahas tentang PROCESS, sebuah unit fungsi dasar dalam VHDL.

Referensi : A VHDL Primer: The Essentials, Design Recipes for FPGA by Peter Wilson, published by Newness Publications

· kirim komentar

Komentar

Tambahkan komentar anda di bawah, atau trackback dari situs anda. Berlangganan komentar ini melalui RSS.

Silahkan berdiskusi yang padat dan berisi. Tetap pada topik. Dilarang spam.